Intel 'Tiger Lake' Microarchitecture Funkce HEDT-jako Cache Rebalancing?


With its 'Skylake' microarchitecture, Intel significantly re-balanced the cache hierarchy of its HEDT and enterprise multi-core processors to equip CPU cores with larger amounts of faster L2 caches, and lesser amounts on slower shared L3 cache. The company retained its traditional cache balance for its mobile and desktop processor derivatives. This could change with the company's 'Tiger Lake' microarchitecture, particularly the 'Willow Cove' CPU cores they use, according to a Geekbench online database listing for a prototype quad-core 'Tiger Lake-Y' mobile processor.

Podle tohoto seznamu se předpokládá, že Geekbench čte platformu správně; procesor 'Tiger Lake-Y' je vybaven čtyřjádrovým / 8-vláknovým procesorem, s masivní 1 280 KB (1,25 MB) mezipaměti L2 na jádro a 12 MB mezipaměti L3. Intel také zvětšil mezipaměť L1D (data) na velikost 48 KB, zatímco mezipaměť L1I (instrukce) zůstává 32 KB. To představuje 400% zvětšení velikosti mezipaměti L2 a 50% zvýšení velikosti mezipaměti L3. Na rozdíl od 'Skylake-X', zvýšení velikosti mezipaměti L2 nepřichází se snížením sdílené velikosti mezipaměti L3 (na jádro). Procesor „Tiger Lake-Y“ se testuje na prototypové platformě „Corktown“ (specializovaná základní deska, která má k dispozici veškerou možnou I / O konektivitu s touto platformou pro testování. Očekává se, že „Tiger Lake“ bude debutovat nějakou dobu) v letech 2020–21 jako nástupce „Ice Lake“ a bude postaven na rafinovaném výrobním uzlu křemíku 10 nm ++ společnosti Intel.
Zdrojový odkaz níže.
Source: Geekbench Online Database